Řídicí sběrnice
.svg)
Řídicí sběrnice (anglicky control bus) je část počítačové sběrnice, která slouží pro přenos řídicích signálů. Pracuje v součinnosti s adresní a datovou sběrnicí.
Počet vodičů řídicí sběrnice je různý.
Příklad
Jako příklad uvádíme vodiče řídicí sběrnice mikroprocesoru Z80.
Obvykle je na vodičích vysoká úroveň v klidovém stavu a nízká úroveň v aktivním stavu, což bývá signalizováno pruhem nad jménem signálu nebo apostrofem za jménem signálu.
| Jméno | Vstup/výstup procesoru | Význam |
|---|---|---|
| MREQ' | výstup | Sběrnice je aktivní, požaduje se čtení paměti nebo zápis do paměti |
| IOREQ' | výstup | Sběrnice je aktivní, požaduje se čtení vstupního zařízení nebo zápis na výstupní zařízení |
| RD' | výstup | Čtení |
| WR' | výstup | Zápis |
| M1' | výstup | Čtení následující instrukce |
| REFRESH' | výstup | Procesor posílá 7bitovou adresu pro občerstvení dynamických pamětí |
| WAIT' | vstup | Procesor musí čekat na dokončení čtení nebo zápisu |
| IRQ' | vstup | Přerušení |
| NMI' | vstup | Nemaskovatelné přerušení (citlivé na hranu signálu) |
| HALT' | výstup | Procesor provedl instrukci HLT a čeká na IRQ, NMI nebo RESET |
| RESET' | vstup | Procesor musí zahájit inicializaci systému |
| BUSRQ' | vstup | Jiné připojené zařízení si přeje převzít řízení sběrnice (např. pro DMA). Procesor musí uvést sběrnici do stavu vysoké impedance |
| BUSACK' | výstup | Sběrnice je ve stavu vysoké impedance a jiné zařízení může používat sběrnici |
Vysoká impedance: procesor na aktivních výstupech udržuje logickou jedničku (vyšší napětí) nebo logickou nulu (nižší napětí). Některé výstupy mohou být také uvedeny do stavu vysoké impedance, takže příslušný signál může ovládat jiný obvod než procesor. Takový výstup používá třístavovou logiku. Stav vysoké impedance se také nazývá třetí stav.
Časování
Cyklus sběrnice vypadá takto:
- Procesor nastaví adresu na adresní sběrnici.
- Pokud mají být zapisována data, nastaví se data na datové sběrnici. Pokud mají být data načítána, pak datová sběrnice přejde do stavu vysoké impedance, takže procesor může použít datovou sběrnici jako vstup.
- Pokud se načítá instrukční kód, procesor aktivuje signál M1'. Pro paměť to není důležité, ale některé čipy (mimo jiné řadiče přerušení) odposlouchávají datový provoz a potřebují vědět, kdy se načítá instrukce.
- Při čtení se musí aktivovat signál RD', pro zápis signál WR'. Většina procesorů nemá signál RD' a operace závisí na stavu signálu WR'.
- Jakmile je na všech vodičích stabilní úroveň, je možné aktivovat signál MREQ' nebo IOREQ'. Připojené čipy mohou nyní reagovat na sběrnici.
- Pokud připojený čip není dostatečně rychlý, aktivuje signál WAIT'. Procesor bude čekat na další hodinový impuls .
- Po několika hodinových impulsech se sběrnice vrátí do klidového stavu a může začít další cyklus.
Odkazy
Reference
V tomto článku byl použit překlad textu z článku Besturingsbus na nizozemské Wikipedii.
Související články
Média použitá na této stránce
Autor: W Nowicki, Licence: CC BY-SA 3.0
An updated version of the file on http://commons.wikimedia.org/wiki/File:Computer_system_bus.svg#file with fixed I/O to Address Bus
